募集要項

募集職種

【神奈川】UVM／SystemVerilog検証エンジニア

仕事内容

【職務概要】
UVM／SystemVerilog検証エンジニアを募集します。

【職務詳細】
・半導体・LSIのロジック検証業務
・要求仕様書をもとにした検証項目・検証仕様の策定
・SystemVerilog／UVMを用いた検証環境の構築
・シミュレーション実行および機能検証
・Xcelium、Verdi等のEDAツールを活用したデバッグ
・不具合解析・検証結果の分析および回路設計部門へのフィードバック
・Gitを用いたソースコード管理
・Redmineを用いた課題・進捗管理
・Python、Perl、Shell等を用いた検証業務の自動化
・効率化・Linux環境での開発・運用

【同社について】
複数のメーカーを経験しながら多様なプロジェクトに参画できる環境が整っており「自らの手で未来を創りたい」という志を持つ方にとって最適なフィールドがここにあります。
また、経験・年齢・スキル・キャリアパスに応じた個別研修カリキュラムを整備しており、技術力のみならず課題発見力やコミュニケーション力といった人間力の育成にも注力しています。

雇用形態

正社員（中途）

応募資格

【必須】
・SystemVerilogの使用経験
・Xcelium、Verdi等のEDAツールの使用経験
・Linux環境での開発経験

【尚可】
・UVMを用いた検証環境構築経験
・Redmineの使用経験
・Gitを用いたソースコード管理経験

勤務地

神奈川県横浜市磯子区（顧客先）

勤務時間

フレックスタイム制（標準労働時間1日8時間)※勤務時間例：9時～18時

想定給与

■日給月給制

待遇・福利厚生

通勤手当、住居手当、家族手当、退職金制度、役職者手当、財形貯蓄、職能人事、資格一時金制度、資格取得報奨金（5000円～10万円支給）、展示会・セミナー参加支援、親睦会（職場懇親会）、社内行事（方針説明会）

休日・休暇

【年間休日121日】完全週休2日制(土・日)、GW休暇、夏季休暇、年末年始休暇、年次有給休暇、慶弔休暇、育児休暇、ウェルカム休暇